Lib4U

‎"Behind every stack of books there is a flood of knowledge."

MẠCH LOGIC MỨC MOS (Metal-Oxide-Semiconductor)

NMOS

1.Phân loại transistor hiệu ứng trường (FET – Field Effect Transistor) Transistor hiệu ứng trường có nhiều loại khác nhau, chúng được phân loại dựa trên cấu tạo và công nghệ chế tạo.

Như vậy, tham khảo hình minh họa phía dưới để thấy cách phân loại MOSFET.

Các khung được nối với nhau bằng mũi tên hai chiều chỉ ra hai tên sử dụng tương đương nhau và cùng chỉ một loại FET.

Chú ý rằng tên của các loại FET được đặt gợi nhớ về cấu tạo của nó.

Ví dụ như:

• Transistor hiệu ứng trường tiếp giáp: Ta thấy rằng giữa cực cổng G và lớp đế gắn các cực không có lớp phân cách mà chúng tiếp xúc trực tiếp.

• Transistor hiệu ứng trường MOS: gợi nhớ loại vật liệu cấu tạo của cực cổng (Metal), lớp cách điện (Oxide) và cực nền (Semoconductor).

• Transistor hiệu ứng trường cổng cách ly: gợi nhớ cấu tạo cách ly giữa cực cổng G và cực nền B tạo nên cấu trúc “tụ MOS”.

• MOSFET kênh liên tục: gợi nhớ cấu tạo liên tục từ cực Máng D đến cực Nguồn S.

• MOSFET kênh gián đoạn: gợi nhớ cấu tạo cách ly cực Máng D và cực Nguồn S v.v…

https://i0.wp.com/lh6.ggpht.com/_RVAykG7CvN0/TDs5uksUApI/AAAAAAAABZ4/Bt6XLf9qcm4/s640/1.png.jpghttps://i0.wp.com/lh4.ggpht.com/_RVAykG7CvN0/TDs5vkqO4-I/AAAAAAAABaA/--KzCp3VWWc/s640/2.png.jpg https://i1.wp.com/lh4.ggpht.com/_RVAykG7CvN0/TDs5uGxYPoI/AAAAAAAABZ0/aYK83-tl_1M/s640/3.png.jpghttps://i2.wp.com/lh3.ggpht.com/_RVAykG7CvN0/TDs5u2-0S8I/AAAAAAAABZ8/d6jdXVmKSd0/s640/4.png.jpg

Hình 1 Phân loại MOSFET

Ngay cả đến ký hiệu cũng cho ta thấy cấu tạo của chúng. Ví dụ, chúng ta so sánh kí hiệu MOSFET kênh gián đoạn và MOSFET kênh liên tục ta thấy ngay được sự khác nhau ở dấu gạnh liền (liên tục) và dấu gạnh cách quãng (gián đoạn). Trong tài liệu này, tác giả chỉ xin đề cập đến MOSFET kênh cảm ứng (còn gọi là MOSFET kênh gián đoạn hay MOSFET chế độ giàu hoặc MOSFET tăng cường).

Chú ý: Mục đích của tài liệu là trình bày cấu tạo mạch logic ở mức MOS. Vì vậy các ký hiệu khác nhau của FET không được quan tâm ở đây. Nghĩa là, chương này trình bày nhiều ký hiệu khác nhau nhưng khi dùng để mô tả mạch logic chúng ta chỉ có hai ký hiệu đơn giản như sau:

https://i2.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_kuu3cUvYI/AAAAAAAAAk8/d4ncFIYALOg/kyhieutrongmachlogic.png

Hình 2 Hai ký hiệu dùng để mô tả mạch logic

JFET và MOSFET khá giống nhau về nguyên tắc hoạt động và các đặc điểm điện. Vậy tại sao lại dùng MOSFET mà không phải là JFET? Câu trả lời là vì có một số điểm khác nhau nhất định nhưng lại quan trọng và ảnh hưởng nhiều đến việc chế tạo các mạch logic:

• JFET không thể hoạt động ở chế độ nghèo (Depletion) trong khi MOSFET hoạt động được trong cả chế độ nghèo và chế độ tăng cường (Enhancement). Trong JFET nếu cực Cổng được phân cực thuận, dòng cổng xuất hiện ( ) và đây là dòng không mong muốn nên JFET không bào giờ hoạt động trong chế độ phân cực thuận.

• MOSFET có thở kháng ngõ vào cao hơn JFET. Điều này là do dòng rò (hay dòng rỉ) nhỏ không đáng kể.

• JFET có đường cong đặc tuyến phẳng hơn MOSFET chứng tỏ trở kháng cực Máng cao hơn.

• Trong cùng điều kiện phân cực ngược dòng Cổng của JFET lớn hơn MOSFET. Chính vì vậy mà MOSFET ứng dụng nhiều cho các linh kiện sử dụng điện áp thấp hơn là JFET. Nên biết rằng, điện áp thấp sẽ rất lợi về mặt tiết kiệm năng lượng, tốc độ xử lý cao.

• Thêm vào đó, MOSFET được chế tạo và sản xuất dễ hơn JFET càng làm cho MOSFET được ứng dụng rộng rãi hơn.

MẠCH LOGIC MỨC MOS (2 – nMOS và pMOS)

Đăng bởi phi_thien_dao lúc Thứ hai, 24/05/2010 – 07:16.

Tại hạ không đi sâu và phân cực hay công thức tính toán mà chủ yếu chỉ nói về cấu tạo để các bác có cái nhìn cơ bản nhất nhằm phục vụ cho những phần sau. Topic này tại hạ tham khảo vài sách và chỉ chọn những điểm chính phục vụ cho bài viết của mình nên các bác có thể thấy quen quen ở đâu đó 😆 .

Phần tiếp theo đây là về nMOS và pMOS

1. Transistor nMOS

https://i1.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_nG-BUTAdI/AAAAAAAAAmA/iWput-YPlfI/nMOS.jpghttps://i0.wp.com/lh4.ggpht.com/_RVAykG7CvN0/S_nGyAfqutI/AAAAAAAAAl4/lYh2PgluA1c/NMOS.GIF
Hình 1 Cấu tạo nMOS

Transistor nMOS gồm có bốn cực là cực cổng (gate), cực nguồn (source), cực máng (drain), cực nền (body) hoặc cực đế hay còn gọi là cực SS (Substrate). Cực cổng trước kia được chế tạo bằng kim loại (Metal) được phân cách với cực nền bằng lớp là lớp cách điện tốt. Cực nền là bán dẫn (semiconductor) loại p. Do cách cấu tạo này mà ta gọi đó là tụ kim loại/ô-xit/bán dẫn (Metal-Oxide-Semiconductor (MOS) capacitor), gọi tắt là tụ MOS. Tuy nhiên do công nghệ, cực cổng có thể không là kim loại. Đối với một dụng cụ bán dẫn kênh n, thì dòng điện được hình thành bằng các điện tử và vùng Nguồn và Máng được cấu tạo bởi các vùng pha tạp đậm n+ (vào khoảng 1020 ) để có thể tiếp xúc tốt với kênh dẫn.

Khoảng cách giữa hai tiếp giáp pn (vùng Nguồn-Nền và vùng Máng-Nền) là chiều dài hiệu dụng của kênh L và W là chiều rộng của kênh. Vùng cực nền là một bán dẫn tạp kiểu ngược lại với hai vùng Nguồn và Máng (thường có mức pha tạp loãng hơn) để đảm bảo cách ly giữa hai vùng.

Để xét hoạt động dẫn/tắt (ON/OFF) của transistor nMOS, cực nền được nối đến Ground (0). Khi cực cổng ở mức điện áp thấp và cực nền loại P cũng ở mức điện áp thấp thì các “diode” nguồn-nền và máng-nền đều tắt (OFF) và không có dòng qua transistor, nghĩa là transistor tắt. Khi cực cổng ở mức điện áp cao thì tụ MOS được nạp điện dương ở cực cổng, cực nền mang điện tích âm làm cho kênh dẫn ở phía dưới cực cổng (ngay dưới cả lớp ) thành loại n và dòng điện tử chạy trong bán dẫn loại n từ nguồn đến máng, transistor ON.

Trên đây có đề cập đến một thuật ngữ là tụ MOS. tự này được tạo ra do cấu trúc sắp xếp của cực cổng, lớp cách điện ô-xit và cực nền. Một lớp cách điện ô-xit mỏng và thường làm bằng sẽ cách ly cổng bằng kim loại với cực nền là một vùng bán dẫn mà tính năng của nó như một điện cực thứ hai của tụ MOS. là một chất cách điện chất lượng cao, rất ổn định và dễ dàng được tạo thành bởi sự ô-xy hóa bằng nhiệt thanh đế Silicon. Khả năng để tạo thành một chất cách điện chất lượng cao là một trong những lý do cơ bản mà Silicon trở thành vật liệu bán dẫn chủ yếu trong công nghệ chế tạo dụng cụ bán dẫn hiện nay. Tụ MOS có ba chế độ hoạt động tương ứng theo thứ tự như hình minh họa ngay dưới đây:

•Chế độ tích lũy: Khi điện áp cực cổng Vg nhỏ hơn 0 thì tụ MOS trong chế độ tích lũy (hình a). Chế độ tích lũy là trạng thái của tụ MOS khi đặt điện áp phân cực âm lớn lên cực Cổng so với cực nền. Lượng điện tích âm lớn trên bản kim loại sẽ cân bằng bởi các lỗ trống được thu hút đến bề mặt phẳng chung giữa lớp bán dẫn đế và lớp cách điện , trực tiếp ngay phía dưới bản cực Cổng. Đối với trạng thái phân cực này, mật độ lỗ trống tại bề mặt vượt trội hơn so với mật độ lỗ trống hiện có trong đế bán dẫn p ban đầu và ta có thể xem rằng bề mặt như ở vùng tích lũy lỗ trống. Lớp tích lũy cực kỳ mỏng, tồn tại chủ yếu như một dải điện tích trực tiếp ngay phía dưới cực Cổng.

•Chế độ nghèo hạt dẫn: Khi điện áp cực cổng Vg lớn hơn 0 nhưng nhỏ hơn điệp áp ngưỡng Vt thì tụ MOS trong chế độ nghèo hạt dẫn. Vùng nghèo xuất hiện ngay dưới lớp cách điện ô-xit (hình b). Nếu tăng dần điện áp đặt trên cực Cổng. Ban đầu, các lỗ trống sẽ bị đẩy ra khỏi bề mặt gần sát với lớp của cực Nền, làm cho mật độ lỗ trống ở gần bề mặt giảm dần thấp hơn mức các hạt tải đa số được thiết lập do mức pha tạp của cực Nền. Trạng thái này được gọi là sự làm nghèo và chế độ làm việc này của tụ MOS được gọi là chế độ nghèo. Vùng ngay phía dưới bản cực Cổng bằng kim loại bị suy kiệt các hạt tải điện tự do và được gọi là vùng nghèo, vùng này có trạng thái gần như lớp tiếp xúc của diode tiếp giáp pn. Điện tích dương trên cực Cổng sẽ được cân bằng bởi điện tích âm của các nguyên tử đã bị ion hóa trong vùng nghèo.

•Chế độ đảo: Khi điện áp cực cổng Vg lớn hơn Vt thì tụ MOS trong chế độ đảo (hình c). Khi tăng điện áp trên bản cực phía trên của tụ hơn nữa, các điện tử sẽ được thu hút đến bề mặt chung của lớp bán dẫn đế và lớp . Tại một giá trị điện áp nào đó, mật độ điện tử tại bề mặt sẽ vượt trội hơn mật độ lỗ trống. Ở điện áp này, bề mặt đã được đảo cực tính từ bán dẫn tạp dạng p của đế bán dẫn ban đầu thành một lớp đảo bán dẫn tạp dạng n, hay gọi là vùng đảo, trực tiếp ngay phía dưới bản cực Cổng của tụ.

Giá trị điện áp mà tại đó hình thành vùng đảo đóng một vai trò cực kỳ quan trọng trong các transistor hiệu ứng trường và điện áp này được gọi là điện áp Ngưỡng Vt.

https://i1.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_nAjKJHCkI/AAAAAAAAAlk/lc5cxLpQgwE/s512/tuMOS.jpg
Hình 2 Tụ kim loại/ô-xit/bán dẫn (tụ MOS)

2. Transistor pMOS

https://i0.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_nGx6u8N3I/AAAAAAAAAl0/vmhqF3oLcIQ/pMOS1.pnghttps://i0.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_nGyhxx5jI/AAAAAAAAAl8/PvIJ1xGoNdU/PMOS.GIF
Hình 3 Cấu tạo pMOS

Transistor pMOS tương tự như nMOS nhưng đảo ngược về loại bán dẫn trong cấu tạo và mức điện áp sử dụng. Cụ thể, Cực nền của pMOS nối đến áp cao VDD. Transistor pMOS ON nếu cực cổng mức thấp và OFF nếu cực cổng mức cao.

 

MẠCH LOGIC (Sắp xếp nMOS và pMOS)

Đăng bởi phi_thien_dao lúc Thứ hai, 24/05/2010 – 21:21.

1.Nguyên tắc sắp xếp pMOS và nMOS trong mạch logic
Thứ nhất, các kết nối pMOS dùng cho phần kéo lên nguồn (mức cao) hay gọi là “mạng pull-up”; Các kết nối nMOS dùng cho phần kéo xuống (mức thấp) hay gọi là “mạng pull-down”.
https://i2.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_nGxzUlgmI/AAAAAAAAAlw/a3hesOqsG50/mos.jpg
Hình 1 Sắp xếp mạng pull-up và pull-down

Thứ hai, với pMOS khi Gate = 0 (mức cao) thì ON (dẫn). Với nMOS, khis Gate = 1 (mức thấp) thì ON (dẫn).

https://i1.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_qIcFpA-mI/AAAAAAAAAmk/A-SYOA5lYC8/s512/MOS_ONOFF.png
Hình 2 Chế độ hoạt động switch của transistor MOS

Thứ ba, khi pMOS dẫn thì nó dẫn mức 1 mạnh (strong) và mức 0 yếu (weak hay degraded).
Khi nMOS dẫn thì nó dẫn mức 0 mạnh (strong) và mức 1 yếu (weak hay degraded).

Các ký hiệu transistor MOS thường gặp trong biểu diễn mạch số.

https://i1.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_qIccRHvmI/AAAAAAAAAmo/M_zJZGg3kMI/s512/moskyhieu.jpg
Hình 3 Các ký hiệu transistor MOS

2. Bubble Pushing
Các tầng CMOS vốn đã đảo. Các chức năng của AND và OR được thực hiện từ NAND và NOR. Định luật DeMorgan sẽ giúp chuyển đổi qua lại giữa chúng.

https://i2.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_qJhLfbXfI/AAAAAAAAAm0/YpgkxPnBzgw/congthuc.png

Sự phụ thuộc này được minh họa trong hình sau đây. Một NAND tương đương với một OR và các ngõ vào đảo. Một NOR tương đương với một AND và các ngõ vào đảo. Các chuyển đổi tương đương này dễ dàng thực hiện. Trong khi thực hiện, dấu tròn (Xem hình 4) mô tả “đảo mức logic” được chuyển vị trí từ sau ra trước cổng hoặc ngược lại. Quy trình này gọi là “Bubble Pushing”.

https://i1.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_qIpohJxMI/AAAAAAAAAms/cONWjMMDjB8/mos2.jpg
Hình 4 Bubble Pushing với luật DeMorgan

Giải thích: Cụm từ “bubble pushing” chỉ phép “chuyển đổi dấu tròn”. Dấu tròn ở đây mô tả cổng NOT hay sự đảo mức logic.

 

MẠCH LOGIC MỨC MOS (Cổng Đảo và NAND n ngõ vào)

Đăng bởi phi_thien_dao lúc Thứ ba, 25/05/2010 – 20:14.

1.Kết nối nối tiếp (serial) và kết nối song song (parallel)

Các mạch cổng logic hay mạch logic tổ hợp được cấu tạo thông qua hai mạng “pull-up” và mạng “pull-down”. Hai mạng này có được nhờ sự sắp xếp các MOS theo hai cách cơ bản là “nối tiếp” hoặc “song song”. Đặc tính của ghép nối tiếp là khi có hai hay nhiều transistor MOS ghép nối tiếp thì mạch nối tiếp chỉ ON khi tất cả các transistor MOS trong mạng ON. Ngược lại, mạch mắc song song sẽ ON khi có bất cứ một transistor MOS nào đó trong mạch ON. Điều này được minh họa qua các cặp pMOS và nMOS sau đây:

https://i2.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_uvwmRN9CI/AAAAAAAAAoA/9j5gBQ9ToQw/s512/machnoitiep.png
Hình 1 Kiểu mắc nối tiếp

https://i2.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_utjCpeatI/AAAAAAAAAnU/-9Hio-GUImc/s512/machsongsong.png
Hình 2.Kiểu mắc song song

Ta thấy với kiểu mắc nối tiếp, a chỉ có thể truyền đạt đến b nếu cả hai MOSFET cùng dẫn. Với mạch song song thì chỉ cần 1 trong 2 hoặc cả hai MOSFET cùng dẫn là a đều có thể truyền đạt tới b.

Về cơ bản, hầu hết các mạch ghép tuân thủ theo cấu trúc gồm hai mạng pull-up và pull-down với mục đích tạo mức logic ở ngõ ra (output) thông qua sự thay đổi mức logic ngõ vào (input). Các mức logic ngõ ra có thể xuất hiện là trở kháng cao (high-impedance) hay ngõ ra thả nổi (floating) được ký hiệu chung là Z, trạng thái không xác định được ký hiệu là X và hai mức logic ‘0’ hoặc ‘1’. Hãy xem lại hình 1-6 để biết được bảng sự thật sau đây.

Bảng 1 Bảng trạng thái ngõ ra của mạch logic MOS
https://i2.wp.com/lh4.ggpht.com/_RVAykG7CvN0/S_uwFB-caSI/AAAAAAAAAoE/CA0x5G9S_9s/s512/BANGTRANGTHAI_PULLUPDOWN.png

Trạng thái Z có ý nghĩa rất quan trọng trong các mạch dồn kênh multiplexer, các thành phần bộ nhớ và các bộ lái bus. Trạng thái X sẽ tạo ra một mức không xác định và công suất bị hao phí. Đây chính là điều kiện không mong muốn trong bất kỳ mạch số CMOS nào.

2.Cổng đảo (Inverter)
https://i1.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_utjf_oLPI/AAAAAAAAAnY/oR8hSq8TPAU/s512/CONGDAO.png
Hình 2 Mạch cổng đảo

Bảng 2 Bảng sự thật cổng đảo
https://i1.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_uwFKyqOEI/AAAAAAAAAoI/Zy20GYrR7to/BANGSUTHAT_CONGDAO.png

Cổng đảo là loại cổng đơn giản và gặp rất nhiều trong các mạch logic. Từ đây trở về sau, ta ngầm hiểu gạch ngang như ở cực pMOS trên đây là VDD và dấu “tam giác” ở cực nMOS trên đây là GND. Mạch này hoạt động như sau:
• Khi A = 0, pMOS dẫn, nMOS tắt, Y được kéo lên VDD (Y = 1), dòng chảy từ VDD qua pMOS ra Y.
• Khi A = 1, pMOS tắt, nMOS dẫn, Y được kéo xuống GND (Y = 0), dòng chảy từ Y qua nMOS xuống GND.

https://i0.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_utjv_YV-I/AAAAAAAAAnc/MFSmEG9N6D4/s512/CONGDAO1.png
Hình 3 Nguyên lý hoạt động của mạch cổng đảo

3.Cổng NAND

https://i2.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_utjpfkcNI/AAAAAAAAAng/V4EASImN_oY/s512/CONGNAND2IN.png
Hình 4 Mạch cổng NAND hai ngõ vào

Bảng 3 Bảng sự thật cổng NAND
https://i1.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_uwFcAC_gI/AAAAAAAAAoM/nOXOXjm0JnM/s512/BANG_CONGNAND.png

Với cổng NAND, ta dễ dàng có được bảng sự thật của ngõ ra Y theo hai ngõ vào A và B . Từ giá trị ngõ ra Y, ta xét trạng thái dẫn tắt của mạng pull-up và mạng pull-down tương ứng. Dựa trên trạng thái mạng mà ta sẽ chọn cách mắc các pMOS và nMOS thích hợp.

• Vì mạng pull-down chỉ dẫn khi hai ngõ vào cùng bằng ‘1’ nên mạng pull-down phải mắc nối tiếp. Thêm vào đó, mạng pull-down dùng nMOS nên ta có mạch pull-down như sau:

https://i0.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_utsHaboVI/AAAAAAAAAnk/7745MM5MLRU/CONGNAND2IN_down.png
Hình 5 Mạng pull-down cổng NAND

• Vì mạng pull-up dẫn khi có một ngõ vào bất kỳ bằng ‘0’ nên mạng pull-up mắc song song. Vì mạng pull-up sử dụng pMOS nên ta có mạch pull-up như sau:

https://i2.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_utslApWjI/AAAAAAAAAns/s7ecPhWCipk/CONGNAND2IN_up.png
Hình 6 Mạng pull-up cổng NAND

• Cuối cùng, ta kết nối các vị trí có chung ký hiệu với nhau (A với A, B với B, Y với Y) của hai mạng để có mạch cổng NAND.

Hoạt động của cổng NAND như sau:
• Khi A = 0, B = 0 thì 1 và 2 dẫn; 3 và 4 tắt nên Y = 1.
• Khi A = 0, B = 1 thì 2 và 3 dẫn; 1 và 4 tắt nên Y = 1.
• Khi A = 1, B = 0 thì 1 và 4 dẫn; 2 và 3 tắt nên Y = 1;
• Khi A = 1, B = 1 thì 1 và 2 tắt; 3 và 4 dẫn nên Y = 0.

https://i2.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_utsT1iJwI/AAAAAAAAAno/L6jOxJTl0qU/s512/CONGNAND2IN_ONOFF.png
Hình 7 Nguyên lý hoạt động cổng NAND

Mở rộng hơn với các cổng NAND có n ngõ vào thì sẽ có n pMOS mắc song song và n nMOS mắc nối tiếp theo cấu trúc như trên.

https://i2.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_uts6pGbTI/AAAAAAAAAn0/70xgVvzRFMI/s512/CONGNANDnIN.png
Hình 8 Cổng NAND n ngõ vào

https://i2.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_uts56zPII/AAAAAAAAAnw/5igQBme-bO8/CONGNAND3IN.png
Hình 9 Cổng NAND 3 ngõ vào

 

MẠCH LOGIC MỨC MOS (Cổng NOR n-ngõ vào)

Đăng bởi phi_thien_dao lúc Thứ tư, 26/05/2010 – 07:30.

Cổng NOR
https://i1.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_xiqekDMmI/AAAAAAAAAoo/znIUDyIKxKg/s512/CONGNOR.png
Hình 1 Mạch cổng NOR

Bảng 1 Bảng sự thật cổng NOR
https://i2.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_xjv5d3pqI/AAAAAAAAApU/yGlT7_VeRIs/s512/CONGNOR2_BANG.png

Dựa vào bảng sự thật của cổng NOR, ta xét trạng thái dẫn tắt của mạng pull-up và mạng pull-down tương ứng (Xem lại bảng 1). Dựa trên trạng thái mạng mà ta sẽ chọn cách mắc các pMOS và nMOS thích hợp.

• Vì mạng pull-down chỉ tắt khi hai ngõ vào cùng bằng ‘0’ nên mạng pull-down mắc nối tiếp hai pMOS:
https://i2.wp.com/lh4.ggpht.com/_RVAykG7CvN0/S_xjRVfS0JI/AAAAAAAAApE/fqEs5RE2Kbc/CONGNOR_pulldownS.png
Hình 2 Mạng pull-down cổng NOR dùng pMOS (mạch tồi)

• Vì mạng pull-up dẫn khi có một ngõ vào bất kỳ bằng ‘1’ nên mạng pull-up mắc song song nMOS.

https://i1.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_xjRofQOFI/AAAAAAAAApI/AiXnYVx692o/CONGNOR_pullupS.png
Hình 3 Mạng pull-up cổng NOR dùng nMOS (mạch tồi)

• Cuối cùng, ta kết nối các vị trí có chung ký hiệu với nhau (A với A, B với B, Y với Y) của hai mạng để có mạch cổng NOR như sau:

https://i0.wp.com/lh4.ggpht.com/_RVAykG7CvN0/S_xjSHU_u8I/AAAAAAAAApM/ZCtyvBMCwlg/s512/CONGNOR_SAI.png
Hình 4 Mạch cổng NOR (mạch tồi)

Cách phân tích trên là không sai, mạch hình 4 cũng thực hiện đúng chức năng như bảng sự thật nhưng đây là một mạch “tồi”. Trên thực tế, ta sẽ không mắc như vậy bởi vì mức logic do mạch này tạo ra đều là mức yếu. Giả sử A = 1 và B = 0, lúc này transistor MOS 1 và 3 dẫn, Y được kéo lên nguồn, nghĩa là Y = 1 nhưng đây là mức 1 yếu. Trong trường hợp khác, khi A = 0 và B = 0, transistor MOS 3 và 4 dẫn, Y được kéo xuống GND, Y bằng 0 nhưng là mức 0 yếu. Việc tạo ra mức logic yếu là phải tránh đối với mạch số.

Để khắc phục tình trạng trên ta thực hiện chuyển đổi nối tiếp thành song song và thay pMOS bằng nMOS. Ngược lại, mạng song song được chuyển thành nối tiếp và thay nMOS bằng pMOS.

https://i0.wp.com/lh4.ggpht.com/_RVAykG7CvN0/S_xird5W0nI/AAAAAAAAAow/h_NdxLPXDr8/s512/CONGNOR_doimang.png

https://i0.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_xirZ0E_SI/AAAAAAAAAo0/R5279zQeH78/s512/CONGNOR_dung.png
Hình 5 Chuyển đổi mạng pull-down (trên) và pull-up (dưới) để tạo thành mạch NOR đúng

https://i1.wp.com/lh6.ggpht.com/_RVAykG7CvN0/S_xir5ve6yI/AAAAAAAAAo4/0ipIDc7XzY0/s512/CONGNOR_nguyenly.png
Hình 6 Nguyên tắc hoạt động của cổng NOR 2-ngõ vào

Như vậy, với cổng NOR n ngõ vào thì ta chỉ cần mắc nối tiếp n pMOS cho mạng pull-up và n nMOS cho cho mạng pull-down như trên.

https://i1.wp.com/lh3.ggpht.com/_RVAykG7CvN0/S_xjRNri3JI/AAAAAAAAApA/vXRz10QVHKg/s512/CONGNOR_nNGOVAO.png
Hình 7 Cổng NOR n-ngõ vào

https://i1.wp.com/lh5.ggpht.com/_RVAykG7CvN0/S_xirLcME6I/AAAAAAAAAos/_yC9bXdfESc/s512/CONGNOR_3NGOVAO.png

Source:

http://icdrec.edu.vn/node/466

Advertisements

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s

Virtual Fashion Technology

Virtual Fashion Education

toitocuaanhem

"chúng tôi chỉ là tôi tớ của anh em, vì Đức Kitô" (2Cr 4,5b)

VentureBeat

News About Tech, Money and Innovation

digitalerr0r

Modern art using the GPU

Theme Showcase

Find the perfect theme for your blog.

lsuvietnam

Learn to Learn

Gocomay's Blog

Con tằm đến thác vẫn còn vương tơ

Toán cho Vật lý

Khoa Vật lý, Đại học Sư phạm Tp.HCM - ĐT :(08)-38352020 - 109

Maths 4 Physics & more...

Blog Toán Cao Cấp (M4Ps)

Bucket List Publications

Indulge- Travel, Adventure, & New Experiences

Lib4U

‎"Behind every stack of books there is a flood of knowledge."

The WordPress.com Blog

The latest news on WordPress.com and the WordPress community.

%d bloggers like this: